ID do artigo: 000080669 Tipo de conteúdo: Solução de problemas Última revisão: 01/07/2019

Por que o bit tx_ready_err registro de CSR está marcado após o IP JESD204C ser redefinido nos Intel® Stratix® 10 dispositivos?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Após o link DE IP JESD204C estar no Intel® Stratix® 10 dispositivos, se houver uma reinicialização morna aplicada ao IP, um bit de registro de CSR tx_ready_err inesperado pode ser sinalizado logo após a reinicialização do IP.

    Isso é devido ao transceptor ser reinicializado e tx_ready ser desasserificado após o mgmt_clk (avs_clk domínio) estar fora de redefinição.

    Resolução

    Para resolver este problema, faça o seguinte:

    1. Limpe a interrupção do erro.

    2. Para evitar a interrupção, prolongue a reinicialização do mgmt_clk (domínio avs clk) quando houver uma reinicialização de IP, para evitar que erros fossem marcados durante o período de reinicialização.

    Este problema está programado para ser corrigido no futuro lançamento do software Intel® Quartus® Prime Pro Edition.

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    FPGA Intel® Stratix® 10 TX

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