ID do artigo: 000080674 Tipo de conteúdo: Solução de problemas Última revisão: 11/04/2019

Por que o reset_status de sinal pin_perst é liberado na interface ST Stratix® V Avalon® para PCIe* IP?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Intel® Quartus® Prime Standard Edition
  • Hard IP para PCI Express* Stratix® V Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Ao usar Stratix® interface Stratix® V Avalon®-ST para PCIe* IP, você poderá observar o sinal de reset_status alternando após pin_perst ser lançado e antes que o sinal ltssmstate chegue a Polling.Active (0x2). Você pode ignorar com segurança este comportamento e reset_status sinal de reset_status até que o sinal ltssmstate seja maior do que Polling.Active (0x2).

    Resolução

    Essas informações estão programadas para serem adicionadas em uma versão futura da interface Stratix® V Avalon® ST para o Guia do usuário da solução PCIe*.

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    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® V

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