ID do artigo: 000080681 Tipo de conteúdo: Solução de problemas Última revisão: 23/10/2019

Por que o Intel® Stratix® 10 25G Ethernet IP recebe pacotes errôneos aleatórios em condições de terminação aberta?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet de 25G Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Em casos raros, o núcleo IP Ethernet Intel® Stratix® 10 de 25G ainda pode receber pacotes aleatórios errôneos ao operar em condições de terminação aberta, ou seja, não há fibra ou módulo QSFP28 conectado.

    Resolução

     

    Uma solução alternativa para este problema é editar o parâmetro SYNOPT_STRICT_SOP no arquivo de embalagem IP de nível superior para 1.

    Esta solução alternativa está disponível apenas para projetos com o recurso De passagem preâmbulo desabilitado.

     

    Localize o arquivo de embalagem variante Ethernet IP 25G em /synth/.v.

    Na instação do IP Ethernet 25G específico da versão, altere a configuração SYNOPT_STRICT_SOP parâmetro de (0) para (1).

    Não regenere o núcleo IP Ethernet 25G. Compile seu projeto.

     

    Exemplo de arquivo de variante IP de design em /synth/ex_25g.v:

    ex_25g_alt_e25s10_191_dyjat6a #(

    . SYNOPT_READY_LATENCY (0),

    . SYNOPT_CORE_VAR (0),

    . SYNOPT_KHZ_REF_EN (0),

    . SYNOPT_RSFEC (0),

    . SYNOPT_DIV40 (1),

    . SYNOPT_LINK_FAULT (0),

    . SYNOPT_STRICT_SOP                  (1),

    . SYNOPT_PREAMBLE_PASS (0),

     

    Observe que você pode observar dados de lixo no barramento l1_rx_data 64 bits. O l1_rx_valid deve ser usado como um indicador para aceitar ou ignorar os dados.

     

    Este problema está programado para ser corrigido em uma futura versão do software Intel® Quartus® Prime Pro Edition.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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