ID do artigo: 000080681 Tipo de conteúdo: Solução de problemas Última revisão: 23/10/2019

Por que o núcleo IP Ethernet 10 Stratix® 25 G recebe pacotes incorretos aleatórios em condições de terminação aberta?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Ethernet de 25G Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Em casos raros, o núcleo IP Stratix® Ethernet 10 25 G ainda pode receber pacotes incorretos aleatórios ao operar em condição de terminação aberta, ou seja, não há nenhum módulo de fibra ou QSFP28 conectado.

Resolução

Uma solução alternativa para este problema é editar o parâmetro SYNOPT_STRICT_SOP no arquivo invólucro de IP de nível superior para 1.

Esta solução alternativa só está disponível para projetos com o recurso Preâmbulo Pass-Through desabilitado.

Localize o arquivo do invólucro de variante Ethernet 25 G IP em /synth/<file_name>.v.

Na instanciação da versão Ethernet IP de 25 G específica, altere a configuração do parâmetro SYNOPT_STRICT_SOP de (0) para (1).

Não regenerar o núcleo IP Ethernet 25 G. Compile seu projeto.

Exemplo de arquivo de variante IP do projeto em /synth/ex_25g.v:

nº ex_25g_alt_e25s10_191_dyjat6a(

. SYNOPT_READY_LATENCY (0),

. SYNOPT_CORE_VAR (0),

. SYNOPT_KHZ_REF_EN (0),

. SYNOPT_RSFEC (0),

. SYNOPT_DIV40 (1),

. SYNOPT_LINK_FAULT (0),

. SYNOPT_STRICT_SOP (1),

. SYNOPT_PREAMBLE_PASS (0),

Observe que você pode observar dados de lixeira no barramento l1_rx_data de 64 bits. Os l1_rx_valid devem ser usados como um indicador para aceitar ou ignorar os dados.

Este problema está programado para ser corrigido em uma versão futura do software Quartus® Prime Pro Edition.

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Este artigo aplica-se a 1 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC

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