Variações de HDL CPRI IP Core Verilog que incluem uma simulação de falha de interface mapeável no simulador vcs MX das sinopses

Variações do núcleo de IP CPRI que geram em HDL Verilog e que incluem uma simulação de falha de interface MAP no simulador De sinopse VCS MX. Este problema ocorre devido a um problema de ciclo de trabalho na transportadora de antenas Interfaces.

Use um simulador diferente para simular essas variações, ou certifique-se de que o seu projeto ou testbench trava os dados do RX MAP (o dados de saída nas interfaces da antena transportadora) no negativo borda do clock de interface em vez de na borda positiva.

Na bancada de testes, faça a seguinte alteração para travamento na borda do clock negativa:

No arquivo <variation_name>_testbench/altera_cpri/tb.vhd , substituir a string

(clk_iq_map’event and clk_iq_map = ’1’)

com a string

(clk_iq_map’event and clk_iq_map=’0’)

Este problema será corrigido em uma versão futura do CPRI MegaCore Função.