Em que condições o PHY de latência determinística pode não atingir rx_syncstatus ao implementar o protocolo OBSAI em dispositivos Arria® V GZ e Stratix® V?

Ao implementar o protocolo OBSAI usando o PHY de latência determinística em dispositivos Arria® V GZ e Stratix® V, você pode não alcançar rx_syncstatus quando os padrões IDLE, IDLE_ACK e IDLE_REQ são enviados durante o processo de link up. Você pode alcançar a sincronização retriggering rx_patternalign ou afirmando rx_digitalreset.

Isso se aplica ao PHY de latência determinística com a seguinte configuração:

• Taxa de dados: 6,144 Gbps ou 3,072 Gbps
• Largura de dados PMA-PCS: 20 bits

Para resolver este problema, siga estas etapas:

Para as versões do software Quartus® II antes da versão 14.0:

1. Arquivar um suporte de pré-vendas intel® para obter um patch de software (patch0.87).
2. Após a instalação do patch, adicione a seguinte atribuição ao seu Arquivo de configurações Quartus II (.qsf).
   set_global_assignment nome VERILOG_MACRO "SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\"assert_sync_status_imm\""
3. Regenerar o PHY de latência determinística IP.
4. Recompile seu design.

Para as versões 14.0 e posteriores do software Quartus II:

1. Adicione a atribuição a seguir ao seu arquivo .qsf.
   set_global_assignment nome VERILOG_MACRO "SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\"assert_sync_status_imm\""
2. Regenerar o PHY de latência determinística IP.
3. Recompile seu design.
4. Se você estiver implementando os protocolos CPRI e OBSAI em um único dispositivo, abra um Suporte de Pré-Vendas Intel® para obter mais suporte