Problema crítico
Este problema afeta os produtos DDR2 e DDR3.
Para Arria V e Cyclone V, você deve modificar o resultado Código RTL, se você quiser conectar uma interface dura na parte superior do dispositivo com um na parte inferior.
A solução alternativa para este problema é a seguinte:
O pino de E/S não pll_ref_clk pode ser roteada para ambos
as PLLs superior e inferior; portanto, é necessário roteá-lo
E/S através da rede GCLK e fanout para ambas as PLLs.
Adicione as seguintes linhas ao seu arquivo RTL:
wire global_pll_ref_clk;
altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1)
) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));
Substitua o sinal de entrada pll_ref_clk em suas hmi0 e instações hmi1
com global_pll_ref_clk.
Este problema será corrigido em uma versão futura.