Durante a compilação completa, a mensagem de erro abaixo pode ser exibida. Isso se deve ao período incorreto de inclock CMU PLL. Você pode encontrar alguns problemas de simulação devido ao mesmo problema.
Para resolver este erro, abra o _riophy_gxb.v, altere o
alt2gxb_component.cmu_pll_inclock_period = 1000000/frequência do clock de entrada a partir do valor incorreto. Em seguida, regenere o modelo de simulação funcional ip do RapidIO® MegaCore®.
Para regenerar um modelo de simulação funcional de IP:
1.Abra um prompt de comando e direte o caminho para o diretório do seu projeto.
2.Digite a seguinte linha de comando para regenerar o modelo de simulação funcional IP para o MegaCore IP com a opção de linha de comando quartus_map SIMGEN_RAND_POWERUP_FFS=OFF:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv \
--source="./rio_rio.v" \
--source="./rio_riophy_gxb.v" \
--source="./rio_phy_mnt.v" \
--source="./rio_riophy_xcvr.v" \
--source="./rio_riophy_dcore.v" \
--source="./rio_riophy_reset.v" \
--source="./rio_concentrator.v" \
--source="./rio_drbell.v" \
--source="./rio_io_master.v" \
--source="./rio_io_slave.v" \
--source="./rio_maintenance.v" \
--source="./rio_reg_mnt.v" \
--source="./rio_transport.v" \
rio.v
3.Você precisa modificar a linha de comando com base no dispositivo correto e nas informações de HDL.
Exemplo: "CBX_HDL_LANGUAGE=Verilog" ou "CBX_HDL_LANGUAGE=HDL"
"--family=Stratix® IV" ou = um dos "Arria® II GX, Cyclone® IV, Arria GX, Stratix II GX"
4. Após o comando, o software Quartus® II regenerará um novo arquivo de modelo de simulação funcional ip com as configurações de inclock CMU PLL alteradas.
Erro: a frequência de entrada Cruclk [0] de 0,0 MHz do receptor GXB PLL do átomo do canal receptor GXB "rio_rio:rio_rio_inst|rio_riophy_xcvr:riophy_xcvr|rio_riophy_gxb:riophy_gxb|alt2gxb:alt2gxb_component|channel_rec[0].receive" deve estar na faixa de frequência de 50,0 MHz a 623,1 MHz