Descrição
O simulador Modelsim 5.8 SE falha e desaparece quando você carrega um design HDL Verilog contendo um bloco que se refere a generate um nome de design (como a porta de um módulo) wire que não é declarado como um tipo.
Como um trabalho em torno, crie um novo fio e atribua o fio ao nome do projeto. No bloco generate , consulte este fio.
Este problema foi corrigido na versão 6.0 do simulador Modelsim.