ID do artigo: 000080779 Tipo de conteúdo: Solução de problemas Última revisão: 16/11/2020

Por que o clock gerado não está correto quando há várias unidades de Avalon® Intel® P para instâncias PCI Express?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 20.3, os clocks PCIe podem não ser gerados corretamente quando há várias intel P-Tile Avalon® streaming para instâncias PCI Express com diferentes configurações. Este problema ocorre em projetos® destinados Intel Agilex dispositivos (P-Tile). O arquivo SDC gerado por IP inclui curinga para correspondência do caminho do clock, isso resulta apenas no primeiro arquivo SDC do PCIe IP sendo lido corretamente.

    Resolução

    Para resolver o problema, use o arquivo SDC anexado para substituir o gerado na instância <IP>/intel_pcie_ptile_ast_310/synth/intel_ptile_pcie.sdc.

    intel_ptile_pcie.sdc

    O problema é corrigido no software Intel® Quartus® Prime Pro Edition versão 20.4.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ 7 série F

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.