ID do artigo: 000080789 Tipo de conteúdo: Mensagens de erro Última revisão: 27/09/2018

Aviso (13228): aviso de HDL Verilog ou VHDL em altera_merlin_width_adapter.sv(647): trava inferida para byteen_array rede[0][3]  

Ambiente

    Intel® Quartus® Prime Standard Edition
    Componente genérico
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

No Software Quartus® Prime Standard Edition versão 17.1 Update 2 ou anterior, você pode observar uma mensagem de aviso semelhante ao compilar um projeto que inclua um sistema Platform Designer (.qsys).

Resolução

Esta mensagem de aviso pode ser ignorada com segurança. Nenhuma trava física será incluída nos resultados da compilação.

Este aviso será removido em uma versão futura do software Quartus® Prime Standard Edition.

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