Na versão 18.0 do software Intel® Quartus® Prime Pro Edition, você pode ver esta mensagem de erro ao compilar um projeto Intel Stratix 10 com PLLs em® cascata. Esta mensagem de erro é nova na versão 18.0 da atualização 1 e é o resultado de uma nova verificação de legalidade para evitar que PLLs a jusante seja calibrada quando o PLL upstream falhou na calibração.
Erro (20181) A entrada permit_cal de IOPLL não está conectada corretamente. A porta permit_cal do IOPLL deve ser exportada usando o Editor de parâmetros IOPLL IP e conectada à saída bloqueada do IOPLL
Para evitar esse erro, certifique-se de que a porta de entrada "permit_cal" do PLL de downstream seja exposta, verificando "Conecte-se a um PLL upstream através da cascata de rede do core clock (crie um sinal de entrada permit_cal)" na GUI do editor de parâmetros para o PLL e esta porta está conectada à porta bloqueada do PLL upstream.