ID do artigo: 000080820 Tipo de conteúdo: Solução de problemas Última revisão: 03/01/2017

Por que o Stratix® 10 FPGA Hard IP para PCI Express, configurado no modo Gen3, entra no estado de recuperação várias vezes ao alterar a velocidade para Gen3?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

O Tile L Stratix® 10 hard IP para núcleo PCI Express* configurado no modo Gen3 pode passar por vários ciclos de recuperação ao alterar a velocidade para Gen3. Após alguns ciclos de recuperação, a ligação se estabiliza no estado L0. O link inicial para Gen3 não foi afetado. Os ciclos de recuperação só ocorrem em mudanças de velocidade subsequentes após o treinamento de link inicial para Gen3.

Resolução

Este problema não foi corrigido em L-Tile.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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