ID do artigo: 000080830 Tipo de conteúdo: Solução de problemas Última revisão: 30/01/2019

Por que o Intel® Stratix® hard IP Avalon®-ST PCI Express* de 10 Avalon®-ST para dispositivos H-Tile com Multifunção habilitada gera RTL com parâmetro max_read_req_size para PF2 e PF3 definido como 0?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema com o Intel® Quartus® Prime Pro versão 18.0, o hard IP Intel® Stratix® 10 Avalon®-ST PCI Express* para dispositivos H-Tile com multifunção habilitada gera RTL com o parâmetro max_read_req_size para PF2 e PF3 definido como 0 em vez de 2 conforme especificado pela especificação PCIe*.

    Resolução

    Este problema é corrigido na Intel® Quartus® Prime Pro versão 18.1.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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    1

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