Por que os erros de PCIe* não fatais estão registrados no Advanced Error Reporting (AER) ao usar a Intel® FPGA P-Tile/H-Tile, Avalon® Streaming e Avalon® Memory mapeada IP para PCI Express*?

O P-Tile/H-Tile Avalon® Streaming Intel® FPGA IP para PCI Express* e o P-Tile/H-Tile Avalon® Memory mapeado Intel® FPGA IP para PCI Express* implementa a capacidade opcional de interpretação alternativa de roteamento -ID (ARI) quando recursos multi-função ou virtualização de E/S raiz única (SR-IOV) estão habilitados. A capacidade ARI inclui um campo chamado próximo número de função para ajudar o BIOS host a executar o processo de enumeração. Quando o ARI está habilitado e o número de funções físicas (PFs) é menor que 8 para P-Tile, ou 4 para blocoS H, o próximo número de função mostra incorretamente um valor de PF 1.

Como resultado, os seguintes bits de status de erro no ponto final podem ser definidos se a AER estiver habilitada, uma vez que a porta raiz emite uma solicitação de configuração para a PF não existente apontada pelo número de função seguinte incorreto:

• Erro corrigido detectado (Registro de status do dispositivo)
• Detecção de solicitações sem suporte (Registro de status do dispositivo)
• Status de erro não fatal de aviso (Registro de status de erro corrigida)
• Status de erro de solicitação não suportado (Registro de status de erro incorrigível)
  • Somente definido se o bit da máscara de erro não fatal de aviso estiver definido como '0' (Registro de máscara de erro corrigida)

Uma ERR_COR mensagem será enviada para a porta raiz se a AER estiver habilitada definindo os seguintes bits abaixo:

• A máscara de erro não fatal é definida como '0' (Registro de máscara de erro corrigida)
• A habilitação de relatórios de erros corrigidas está definida como '1' (Registro de controle de dispositivos)
• Habilitar relatórios de solicitações não suportados está definido como '1' (Registro de controle de dispositivos)

Na porta raiz, o bit a seguir será definido se a conclusão com o status de solicitação não suportada for recebida

• Aborte mestre recebido (Registro de status secundário)

Além disso, na porta raiz, o bit a seguir será definido se ERR_COR for recebido e a AER estiver habilitada

• ERR_COR recebido (Registro de status de erro raiz)

Para a Avalon® P-Tile/H-Tile Intel® FPGA IP para PCI Express* e para a memória Avalon® P-Tile/H-Tile Intel® FPGA IP para PCI Express*, o software pode ignorar os erros detectados cada vez que a enumeração é feita. Se os seguintes bits de status de erro estiverem definidos no ponto final após a enumeração, então é seguro que o software os ignore:

• Erro corrigido detectado (Registro de status do dispositivo)
• Detecção de solicitações sem suporte (Registro de status do dispositivo)
• Status de erro não fatal de aviso (Registro de status de erro corrigida)
• Status de erro de solicitação não suportado (Registro de status de erro incorrigível)
  • Somente se o bit da máscara de erro não fatal (Registro de máscara de erro corrigida) for definido como '0'

Para simplificar, a solução alternativa pode ser feita na seguinte ordem

1. Após a enumeração concluída, limpe os registros de erro abaixo (todos os bits, independentemente) para todas as funções pcIe endpoint
   1. Registro de status do dispositivo
   2. Registro de status de erro corrigida
   3. Registro de status de erro incorrigível
2. Limpe os registros de erros abaixo (todos os bits independentemente) para a porta raiz PCIe relacionada às funções de ponto final PCIe acima
   1. Registro de status secundário
   2. Registro de status de erro raiz
3. Repita a etapa 1 e a etapa 2 para cada processo de enumeração pci.

Se a pesquisa de tempo de execução de erros estiver sendo realizada, os bits 'Erro corrigido detectado', 'Detecção de solicitação não suportada', 'Status de erro de consulta não fatal' e 'Status de erro de solicitação não suportado' podem ser verificados pelo software de pesquisa para diferenciar este problema de outros erros de confiabilidade. Se apenas esses 4 bits estiverem definidos, podemos presumir que os erros nos pontos finais estão relacionados ao P-Tile/H-Tile Avalon® Streaming Intel® FPGA IP para PCI Express* ou a memória de Avalon® P-Tile/H-Tile mapeada para o problema PCI Express* e é apropriado proceder para limpar os bits de status de erro listados na etapa 1 Intel® FPGA IP e na etapa 2 acima.

Para P-Tile, a lógica do usuário pode usar a Interface de Interceptação de Configuração (CII) para anunciar corretamente o próximo número de função ARI quando uma leitura de configuração for emitida pela porta raiz.