Por que o Intel® Stratix® PCI Express* 10 Avalon® MM hard IP com o exemplo de controlador de descritor externo é travado quando mais de 8 descritores estão programados?

Devido ao mapeamento incorreto de endereço da lógica do roteador gerada pela ferramenta designer de plataformas Intel® Quartus® Prime Pro, o hard IP pcIe* Avalon®-MM Avalon® 10 de Intel® Stratix®-MM com o design de exemplo de controlador de descritor externo será travado quando mais de 8 descritores são programados.

Para resolver este problema, corrija manualmente os arquivos RTL gerados pela ferramenta Intel® Quartus® Prime Pro Platform Designer:

1. Pesquise *altera_merlin_router*.sv no espaço de trabalho do projeto e encontre os arquivos mostrados abaixo:

.. /altera_merlin_router_xxx/sim/altera_merlin_router_xxx (fluxo de simulação)

.. /altera_merlin_router_xxx/syn/altera_merlin_router_xxx (fluxo de implementação)

2. Abra cada arquivo para confirmar se as seguintes linhas existem, em seguida, modifique-as de acordo:

As linhas originais devem ser:

 //-------------------------------------------------------

Descubra o número de bits para mascarar para cada extensão de escravo

durante a decodificação de endereços

//-------------------------------------------------------

localparam PAD0 = log2ceil(64'h2000 - 64'h0);

localparam PAD1 = log2ceil(64'h1000100 - 64'h1000000);

localparam PAD2 =log2ceil(64'h1002100 - 64'h1002000);

Mude para:       

        //-------------------------------------------------------

Descubra o número de bits para mascarar para cada extensão de escravo

durante a decodificação de endereços

//-------------------------------------------------------

localparam PAD0 = log2ceil(64'h2000 - 64'h0);

localparam PAD1 = log2ceil(64'h1001000 - 64'h100000);

localparam PAD2 = log2ceil(64'h1003000 - 64'h1002000);

3. Execute novamente o fluxo de simulação ou compilação .