Problema crítico
Ao usar o Intel® FPGA IP Ethernet de baixa latência 100G com o modo RSFEC e/ou KR habilitado no Intel® Stratix® 10 FPGA, violações de sincronização podem ser observadas.
Para trabalhar em torno dessas violações de sincronização ao usar Intel® Quartus® Versão Prime 18.0 ou 18.1:
- Um.Verificar O Ethernet de baixa latência 100G Intel® FPGA IP Colocação usando o Planejador de Chips Quartus Prime.
- Se algum bloco rígido no núcleo estiver no caminho da colocação do Intel® Stratix® 10 100G de ip, ele pode criar roteamento longo e resultar em má sincronização.
- Se for esse o caso, escolha um conjunto diferente de locais de transceptor quando possível.
- b. Tente varrer as sementes para obter um resultado de tempo melhor.
Este problema foi aprimorado, mas não corrigido na versão 19.1 do software Intel® Quartus® Prime Edition.