Devido a um problema com o Intel® Quartus® Prime Pro versão 19.1, você pode encontrar o aviso crítico acima ao usar o Intel® FPGA IP Ethernet de velocidade tripla com design de E/S LVDS quando a terminação de entrada padrão
do clock de referência LVDS é substituído usando a atribuição QSF a seguir ou através do editor de atribuição.
set_instance_assignment -name INPUT_TERMINATION OFF -to ref_clk
Para resolver este problema, remova a linha a seguir do arquivo QIP do Intel® FPGA IP Ethernet de velocidade tripla quando houver a necessidade de substituir a terminação de entrada padrão da configuração do clock de referência do LVDS.
set_instance_assignment -entity "" -library "altera_lvds_core14_191" -nome INPUT_TERMINATION DIFERENCIAL -para inclock