Um clock sem restrições é relatado como mostrado abaixo ao usar o sistema de configuração dupla Intel® FPGA IP no MAX®10:
altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk
Para resolver este problema, gere restrições de sincronização, incluindo o comando "create_generated_clock" no arquivo SDC.