ID do artigo: 000080849 Tipo de conteúdo: Solução de problemas Última revisão: 05/05/2021

Por que há um clock desconstruido relatado ao usar a configuração dupla Intel® FPGA IP no Intel® MAX® 10?

Ambiente

    Intel® Quartus® Prime Standard Edition
    Configuração dupla Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Um clock sem restrições é relatado como mostrado abaixo ao usar o sistema de configuração dupla Intel® FPGA IP no MAX®10:

altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk

 

 

Resolução

Para resolver este problema, gere restrições de sincronização, incluindo o comando "create_generated_clock" no arquivo SDC.

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FPGAs Intel® MAX® 10

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