ID do artigo: 000080852 Tipo de conteúdo: Solução de problemas Última revisão: 24/09/2019

Por que a simulação de exemplo de projeto no NCSim ou Xcelium falha com a Ethernet de baixa latência de 100 G Intel® Stratix® variante de núcleo IP de 10 FPGA ao selecionar as opções "Enable RS-FEC" ou "Enable Dynamic RS-FEC"?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Ethernet de baixa latência de 100G Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Devido a um problema na Intel® Quartus® Software Prime Pro Edition versão 18.1 ou anterior, a simulação do exemplo de projeto para a variante de núcleo de Ethernet de baixa latência de 100 G Intel® Stratix® 10 FPGA IP com o "Enable RS-FEC" ou
As opções "Habilitar RS-FEC dinâmico" selecionadas falharão no NCSim ou Xcelium. Esta falha geralmente tomará o formulário:

*F,NOSNAP: a opção 'basic_avl_tb_top' instantânea não existe nas bibliotecas.

Resolução

Para contornar esse problema, não selecione as opções Enable RS-FEC ou Enable Dynamic RS-FEC no editor de parâmetros do IP ao gerar o exemplo de projeto para simulação em NCSim ou Xcelium.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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