ID do artigo: 000080866 Tipo de conteúdo: Solução de problemas Última revisão: 17/07/2019

Erros de simulação do Stratix® 10 Avalon® de streaming e interface de virtualização de E/S de raiz única (SRIOV) para soluções PCI Express* IP.

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema ocorrido na ferramenta de simulação ALDEC* Riviera*, o seguinte ou similar erro será exibido ao simular a interface Stratix® 10 Avalon® Streaming e a interface de virtualização de E/S de raiz única (SRIOV) para PCI Express* Solutions IP.

    ALOG: Error: VCP2950 SEG_WIDTH*2 não é um lado direito válido da defparam.

    Resolução

    Nenhuma solução alternativa está disponível ao usar a ferramenta de simulação ALDEC* Riviera*. Esse problema não é visto em outros simuladores suportados.

    Este problema foi relatado ao ALDEC*.

    Produtos relacionados

    Este artigo aplica-se a 5 produtos

    FPGA Intel® Stratix® 10 GX
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    Isenção de responsabilidade

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