ID do artigo: 000080870 Tipo de conteúdo: Solução de problemas Última revisão: 29/04/2019

Por que a simulação de exemplo de projeto não está completa para HARD IP de E-Tile para Ethernet Intel® Stratix® 10 FPGA IP ao selecionar as opções "AN/LT" e "PCS_only"?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Hard IP do bloco E para Ethernet Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 19.1 do software Intel® Quartus® Prime e anterior, a versão de teste de exemplo de projeto para E-Tile Hard IP para Ethernet Intel® Stratix® 10 FPGA IP com opções "AN/LT" e "PCS_only" selecionadas não será concluída.

Resolução

Para resolver este problema, execute as seguintes etapas:

1.) Navegue até o diretório alt_ehip3_0_example_design/example_testbench

2.) Abra o arquivo "basic_avl_tb_top.sv"

3.) Mude a linha 461 A PARTIR:

Nº 5000 i_reconfig_clk = ~i_reconfig_clk;

Para:

Nº 500 i_reconfig_clk = ~i_reconfig_clk;

4.) Simulação de reprise

Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime.

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