ID do artigo: 000080876 Tipo de conteúdo: Solução de problemas Última revisão: 19/03/2014

Por que a sincronização não está fechando no meu Stratix V Hard IP para PCI Express no Quartus 13.1?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição A sincronização pode não fechar no Stratix® V Hard IP para PCI® Express porque estão faltando restrições em clocks internos que estão em domínios separados.
    Resolução

    As restrições ausentes podem ser adicionadas ao seu arquivo de restrição de design de sinopse de nível superior (sdc) conforme abaixo:

    set_false_path -de [get_clocks {reconfig_xcvr_clk}] -, para [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
    set_false_path -de [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}] -, para [get_clocks {reconfig_xcvr_clk}]

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.