ID do artigo: 000080904 Tipo de conteúdo: Solução de problemas Última revisão: 25/03/2013

Por que minha Altera PLL falha em bloquear a simulação?

Ambiente

    Intel® Quartus® II Subscription Edition
    PLL
    Simulação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema com o modelo de simulação Altera PLL nas versões 12.0 e anteriores do software Quartus® II, o PLL areset pode não ser travado na simulação se a porta não estiver alta no início da simulação.

Este problema afeta a simulação de nível de porta e RTL para projetos que visam dispositivos Stratix® V, Arria® V e Cyclone® V.

Resolução

Para evitar esse problema, certifique-se de que as simulações usando o Altera PLL comecem com o areset conjunto alto.

Este problema é corrigido a partir do software Quartus II versão 12.0 SP1.

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