Arria® II GX usam o mesmo esquema de conexão que os dispositivos Stratix® IV GX para megafunções ALTVDS_RX e ALTLVDS_TX ao usar o modo PLL externo. Você pode consultar a interface LVDS com a seção Opção de pll externa de uso habilitada na Interfaces de E/S diferenciais de alta velocidade e DPA em dispositivos Stratix IV (PDF)para instruções.
Nota: o exemplo de mudança de fase usado nesta seção assume que o clock e os dados estão alinhados à borda nos pinos da FPGA. Para outras relações de clock, Altera recomenda criar a ALTLVDS_TX e ALTLVDS_RX megafunção inicialmente sem usar a opção PLL externa. Defina as mudanças de fase necessárias na respectiva megafunção, em seguida, observe as configurações de mudança de fase e ciclo de trabalho para os três clocks de saída PLL no Relatório de compilação de software Quartus® II - Fitter - Seção de recursos - Uso de PLL. Uma vez que você tenha as configurações corretas de mudança de fase e ciclo de trabalho para sua parametrização, você pode implementar o modo PLL externo em seu projeto e inserir os valores de mudança de fase e ciclo de trabalho para cada clock de saída com base nos valores mencionados anteriormente no relatório de uso do PLL.