Em raras ocasiões, uma transição de palavra de código problemática e a afirmação DQSEN que ocorrem perto da borda ascendente do DQSIN podem criar uma condição de raça causando distorção e/ou falha na saída da cadeia de atraso do DQS, resultando em erros de leitura aleatórios. Verifique na tabela abaixo os casos de uso afetados com base na versão do software Quartus® II usada.:
| Dispositivo | Localização do controlador de memória | Tipo de interface de memória | Frequência (MHz) | Quartus II antes de v13.0sp1.dp5 | Quartus II v13.0sp1.dp5 a v14.0.2 | Quartus II v14.1 ou mais recente |
| Cyclone® V e Cyclone V SoC | Hps | DDR2 e DDR3 | f <= 400 | Sensível a falha de DQS | Não afetado | Não afetado |
| LPDDR2 | f <= 333 | Não afetado | ||||
| FPGA | LPDDR2 | f <= 333 | Não afetado | |||
| DDR2 e DDR3 | f < 250 | Não afetado | ||||
| 250 <= f < =400 | Sensível a falha de DQS | |||||
| Arria® V e Arria V SoC | Hps | DDR2 e DDR3 | f < 450 | Sensível a falha de DQS | Não afetado | Não afetado |
| f >= 450 | Sensível a falha de DQS | |||||
| LPDDR2 | f <= 400 | Não afetado | ||||
| FPGA | LPDDR2 | f <= 333 | Não afetado | |||
| DDR2 e DDR3 | f < 250 | Não afetado | ||||
| f >= 250 | Sensível a falha de DQS |
Este problema foi parcialmente corrigido na versão de versão 13.0sp1 do software Quartus II e totalmente resolvido na versão 14.1 e posterior, por meio de ignorar a cadeia de atraso do DQS. Regenerar o IP EMIF e recompilar o design com Quartus II versão 14.1 ou mais recente. Para projetos usando Cyclone V e Cylcone V SOC, e clientes que não podem fazer o upgrade para Quartus II versão 14.1, entre em contato Altera usando o mySupport.
Para designs usando Arria V, consulte o seguinte link:
https://www.altera.com/support/support-resources/knowledge-base/solutions/rd06222015_999.html
Os patches para versões relacionadas do software Quartus II podem ser obtidos a partir dos seguintes links:
Quartus II 13.0SP1:
Quartus II 13.1.4:
Quartus II 14.0.2: