Problema crítico
Descrição
Se você compilar seus projetos usando o controlador SDRAM DDR ou DDR2 versão 9.1 e mais recente, você obterá os seguintes avisos de violação de regra:
Rule A103: Design should not contain delay chains.
Rule C104: Clock signal source should drive only clock
input ports.
Rule R105: The reset signal that is generated in one
clock domain and used in another clock domain should be synchronized.
Rule C106: Clock signal source should not drive registers
triggered by different clock edges.
Este problema afeta todos os designs que usam o SDRAM DDR ou DDR2 Controlador versão 9.1 e posterior.
Resolução
Use os controladores de alto desempenho com ALTMEMPHY ou UniPHY Ao invés.
Este problema não será corrigido.