Problema 132933: Volume 2, capítulo 13. Configuração de dispositivos Stratix II e Stratix II GX, versão 4.5
Tabela 13 a 22. Pinos de configuração dedicados no dispositivo Stratix II e Stratix II GX. A tabela afirma incorretamente "Ao usar dispositivos EPC2, apenas resistores externos de 10 k. pull-up devem ser usados." nas descrições para nSTATUS e CONF_DONE. Isso é para EPC1, não para EPC2. A tabela deve dizer "Ao usar dispositivos EPC1, apenas resistores externos de 10 k. pull-up devem ser usados." nas descrições de nSTATUS e CONF_DONE.
Problema 1001910, Volume 2, capítulo 11, "Interfaces diferenciais de E/S de alta velocidade com DPA em dispositivos Stratix II e Stratix II GX", Versão 2.3As diretrizes de uso DPA mostram que cada PLL rápido pode conduzir até 25 linhas contíguas no modo DPA em um único banco (sem incluir a linha de clock de referência). Esta restrição destina-se a garantir uma distorção mínima entre dois canais. A partir do software Quartus® II versão 8.0, esta restrição foi removida. Para dar conta da distorção entre dois canais (que também pode resultar de distorção do nível da placa), use o realinhamento de dados do receptor para garantir o alinhamento entre vários canais.
Problema 10003861, Volume 1, Capítulo 4 "DC & Comutação Características" versão 4.5
A Tabela 4-1 mostra que a tensão dc máxima absoluta (Vi) é de 4,6V. Isso deve ser de 4,0V. Durante as transições de CA, a tensão pode exceder 4,0V para ciclos de trabalho, conforme mostrado na Tabela 4-2.
Problemas resolvidos:
Problema 10001685, volume 1, capítulo 4 "DC e características de comutação" versão 4.5
A especificação Rd (diferencial na rescisão do chip) na tabela 4-50 mostra as condições do VCCIO como 3,3V que estão incorretas. A tensão vcCIO correta para a especificação de tolerância Rd é de 2,5V.