O software Quartus® II versões 7.0 e anteriores pode gerar esta mensagem de aviso se você usar uma variável para controlar um loop no HDL Verilog, como no exemplo a seguir:
if ( !rst_n )
begin
for ( i = 0; i < depth; i = i 1)
mem[i] = {width{1'b0}} ;
end
Este problema é corrigido a partir do software Quartus II versão 7.1.
No exemplo acima, o software Quartus II versões 7.0 e anteriores emitem o aviso para uma variável de loop temporário que não é um sinal no design final. No exemplo, a variável "i" é usada para looping e é inicializada antes do início do loop no código Verilog, mas não é usada no resto do código. O software sintetiza uma trava para esta variável temporária. Na netlist de design final, a trava não conduz a lógica, por isso é removida. No entanto, o software emite o aviso de trava inferida antes de remover sinais sem fanout.
A menos que você consulte a variável fora da estrutura sempre construída, a síntese do software Quartus II remove a trava e você pode ignorar o aviso.