ID do artigo: 000081088 Tipo de conteúdo: Solução de problemas Última revisão: 23/09/2015

Arria V e Arria V SoC Core-to-Periferia (C2P) Erro de sincronização

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Há um erro de correção de modelo de sincronização em um subconjunto de caminhos de dados core-para-periferia (C2P), o que pode resultar em uma saída de FPGA incorreta para designs que têm baixa folga de configuração nos caminhos afetados.

    Isso afeta os designs soC Arria® V e Arria V (excluindo dispositivos Arria V GZ) usando os pinos de saída afetados nos bancos de E/S superior e/ou inferior.

    Este problema não afeta transferências de periféricos para núcleos (P2C), bancos de E/S à direita, transceptores e controlador de memória dura.

    Resolução

    Verificando os pinos afetados usados no design
    Se o seu projeto Arria dispositivos SoC V ou Arria V (excluindo dispositivos V GZ Arria V), consulte o ArriaV_PinList arquivo Excel para uma lista de pinos afetados indicados no texto vermelho. Se o seu projeto usar qualquer um dos pinos afetados, reprise a análise de sincronização usando o patch do modelo de sincronização disponível para refletir a margem de tempo real no seu design, conforme descrito abaixo.

    Análise de sincronização da reprise na versão atualizada do software
    Se seus projetos atingirem Arria dispositivos SoC V ou Arria V (excluindo dispositivos Arria V GZ) ou se você estiver depurando um problema relacionado ao tempo, execute a análise de temporização de novo usando o patch do modelo de sincronização disponível da seguinte forma:

    1. Faça backup do banco de dados de projetos.
    2. Abra o projeto na versão anterior do software Quartus® II e exporte o banco de dados. No menu Projeto, clique em Exportar banco de dados. Quando você for solicitado, exporte o banco de dados para o diretório export_db sugerido.
    3. Inicie o software Quartus II com o patch do modelo de sincronização instalado.
    4. Abra o projeto. Quando você for solicitado a substituir a versão mais antiga do banco de dados, clique em \'Sim' e importe o banco de dados do diretório export_db.
    5. Execute o analisador de tempo do TimeQuest no design.
    6. Se houver violações de sincronização, recompile com o patch do modelo de sincronização para fechar o tempo no design.

    Etapas para melhorar o encerramento do tempo (UniPHY Quarter Rate DDR3)
    Para melhorar o encerramento de sincronização em interfaces UniPHY DDR3 de taxa trimestral em dispositivos soC Arria V ou Arria V, a Altera recomenda alterar a fase do domínio do clock imediatamente antes do domínio do clock periférico. Siga essas etapas para facilitar o encerramento do tempo usando o patch do modelo de sincronização.
    1. Crie um novo arquivo de texto e o nome dele "quartus.ini"
    2. Salve este arquivo em seu diretório doméstico. Os abaixo são diretórios domésticos de amostra, mas podem ser diferentes em seu computador com base nas variáveis do seu ambiente.
      • Para Windows: C:\Users\
      • Para Linux: /home/
    3. Insira o seguinte comando INI no arquivo quartus.ini para aumentar a relação de configuração pela quantidade especificada de valor de fase.
      • uniphy_av_hr_clock_phase =

      O legal a ser usado está na forma decremental de 22,5° a partir do valor padrão de 360° (ou seja, o a ser inserido no arquivo quartus.ini é de 337,5°, 315°, 292,5°, 270°, etc).
      Por exemplo:
      • A inserção uniphy_av_hr_clock_phase=337.5 aumentará a relação de configuração padrão em 22,5°.
      • A inserção uniphy_av_hr_clock_phase=315 aumentará a relação de configuração padrão em 45°.
      • A inserção uniphy_av_hr_clock_phase=292.5 aumentará a relação de configuração padrão em 67,5°.
      • A inserção uniphy_av_hr_clock_phase=270 aumentará a relação de configuração padrão em 90°.
    4. Regenerar o UniPHY IP, recompilar o design e garantir o encerramento do tempo.

    Etapas para melhorar o encerramento do tempo (LVDS Tx)
    Para melhorar o encerramento de sincronização em LVDS Tx em dispositivos SoC Arria V ou Arria V, a Altera recomenda alterar a fase do domínio do clock imediatamente antes do domínio do clock periférico. Siga essas etapas para facilitar o encerramento do tempo usando o patch do modelo de sincronização*.

    1. Crie um novo arquivo de texto e o nome dele "quartus.ini"
    2. Salve este arquivo em seu diretório de projetos.
    3. Insira o seguinte comando INI no arquivo quartus.ini para ativar o recurso de mudança de fase. Isso por padrão aumentará a relação de configuração das transferências em 400ps.
      • av_lvds_c2p_sclk_phase_shift_en = on

    4. Exclua os diretórios db e incremental_db no projeto, recompile o projeto e garanta o encerramento do tempo.
    5. Se a sincronização não for atendida após o uso do comando acima, tente usar outros valores de mudança de fase adicionando o comando a seguir no mesmo arquivo quartus.ini e repita a etapa 4.
      • av_lvds_c2p_sclk_phase_shift =

    Nota: o valor de fase está em ps que não deve ser incluído na variável ini.

    Para atualizar o modelo de sincronização, baixe e instale o patch adequado para sua versão do software Quartus II.

    A atualização do modelo de sincronização será incluída na versão 15.0 da atualização 2 do software Quartus II.

    Produtos relacionados

    Este artigo aplica-se a 4 produtos

    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA Arria® V ST SoC
    FPGA Arria® V SX SoC

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