Sim, é possível usar o Analisador lógico SignalTap® II em dispositivos série Stratix® V, Arria® V ou Cyclone® V que têm a chave de segurança de projeto programada e o conjunto de bits de proteção contra adulteração.
Habilitar o bit de proteção de adulteração coloca o dispositivo no modo seguro JTAG ao ser energizado. Durante o modo de segurança JTAG, muitas instruções JTAG são desabilitadas, o que impediria o uso do SignalTap. No entanto, a emissão da instrução UNLOCK JTAG pode desativar este modo, permitindo que o SignalTap seja usado. Esta instrução só pode ser executada através do núcleo.
Para utilizar o SignalTap com esses dispositivos, siga as etapas abaixo.
Em primeiro lugar, note que você precisará de dois designs diferentes, um que emite o comando UNLOCK JTAG conforme descrito em AN556: usando os Recursos de segurança de projeto em Altera FPGAs (PDF) e outro design que instancie o SignalTap.
Note também que, como a configuração em JTAG está desativada quando o bit de proteção de adulteração estiver habilitado, o dispositivo precisará ser configurado usando um fluxo de bits criptografado para ambos os designs em modos de configuração de serial passivo (PS), Serial Ativo (AS) ou Paralelo Passivo Rápido (FPP).
1. Configure o dispositivo com o design criptografado que emite o comando UNLOCK JTAG através do núcleo.
2. Não ligue o dispositivo após a emissão do comando UNLOCK JTAG.
3. Reconfigure o dispositivo com o design criptografado que tem a instância SignalTap.
4. Use o SignalTap normalmente.
5. Para trazer o dispositivo de volta ao estado LOCK, basta energizar o dispositivo.