ID do artigo: 000081096 Tipo de conteúdo: Solução de problemas Última revisão: 13/02/2006

Se o meu arquivo de design HDL Verilog tiver vários casos listados em uma única linha de uma declaração de caso, apenas o primeiro caso parece ser implementado no design sintetizado. Porque?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição O MAX PLUS® O software II não suporta vários casos escritos em uma linha de uma declaração de caso em designs HDL verilog.

Por exemplo, o código a seguir implementará apenas o primeiro caso, ignorando o segundo:

case(a)
  2'b00, 2'b11:  b <= 1;
  default:  b <= 0;
endcase

Para evitar esse problema, você deve atribuir cada caso em uma linha separada:

case(a)
  2'b00: b <= 1;
  2'b11: b <= 1;
  default: b <= 0;
endcase

Este problema foi corrigido nas versões 9.2 e acima do software MAX PLUS II.

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