Portas 'ocupadas' e 'reconfig_address_en' podem mostrar comportamento de simulação inesperado ao inicializar em Stratix® II famílias GX e GX/GT/GZ mais recentes.A solução alternativa a seguir pode ser implementada para resolver este problema de simulação.
O bloco do controlador de reconfiguração dinâmica tem uma reconfig_clk de entrada. Na simulação, se você inicializar a entrada reconfig_clk um valor de 1, as portas ocupadas e reconfig_adddress_en podem ir para um estado desconhecido (valor de x). Este problema ocorre nos modelos VHDL e Verilog.
Por exemplo, o seguinte código Verilog causaria esse comportamento.
início inicial
reconfig_clk = 1'b1; clock começa em alta lógica
Final
sempre começar
Período de 2> reconfig_clk = ~reconfig_clk;
Final
Para resolver este problema, inicialize a reconfig_clk entrada para um valor de 0 no banco de testes de simulação.