ID do artigo: 000081166 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Preciso sincronizar meu sinal de acclr FIFO para meus sinais rdclk ou wrclk?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Para Stratix®, Cyclone® e famílias anteriores, não há sensibilidade de clock de leitura (rdclk) na aclr. Para Stratix II, Cyclone II e famílias de dispositivos mais recentes, a sensibilidade do rdclk na aclr é removida a partir do software Quartus® II versão 5.1.  A megafunção dcfifo insere automaticamente um registro interno de sincronização rdclk/aclr para esses dispositivos, começando com a versão 5.1.

No entanto, a megafunção não insere automaticamente um registro de sincronização de gravação interna (wrclk) para aclr, porque isso pode afetar a latência, dependendo do tempo de aclr. O Guia do usuário fifo megafunções único e duplo (PDF) explica como você pode adicionar manualmente um registro de sincronização entre aclr e wrclk.

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Este artigo aplica-se a 2 produtos

FPGA Cyclone® II
FPGAs Stratix® II

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