Ao simular o design que usa Altera® IPs do controlador de memória através do nativelink em Quartus® Software II versão 8.0 e anterior para Stratix® Dispositivos II GX, você receberá o seguinte erro no Modelsim
Erro * **: (vsim-3033) C:/path do design/_phy_alt_mem_phy_sii.v: falha na instanificação de 'stratixii_io'. A unidade de design não foi encontrada.
O erro é causado porque a netlist de simulação é gerada usando o dispositivo Stratix II, mas a família selecionada é Stratix II GX e o nativelink não inclui a biblioteca de simulação de átomos Stratix II quando a família é selecionada como Stratix II GX.
Para corrigir este problema:
1. Execute o seguinte comando TCL no console Quartus II TCL (View -> Utility Window -> TCL Console) ou inclua o comando no arquivo QSF do seu projeto:
Para o design verilog:
set_global_assignment nome EDA_DESIGN_EXTRA_ALTERA_SIM_LIB -section_id eda_simulation stratixii_ver
Para o projeto VHDL:
set_global_assignment -name EDA_DESIGN_EXTRA_ALTERA_SIM_LIB-section_id eda_simulation stratixii
2. Execute a simulação do nativelink após a execução dos comandos TCL. A simulação será executado sem um erro.
Este problema será corrigido na versão futura do software Quartus II.