Sim, há um problema com a configuração de taxa de slew DCLK para dispositivos Cyclone® III no software Quartus® II versão 7.1. O software define incorretamente uma taxa de slew DCLK mais lenta no modo de usuário para esquemas de configuração de série ativo (AS) e paralelo ativo (AP) Cyclone III. A taxa de slew DCLK está correta durante a configuração. O DCLK tem um slew mais lento no modo do usuário do que durante a configuração. Ao operar corretamente, a taxa de slew DCLK deve permanecer inalterada entre a configuração e o modo do usuário.
Com a versão 7.1, o impacto no desempenho do projeto depende da frequência (Fmax) do design interfacing com o dispositivo flash e o design da placa. Quanto mais próximo o design estiver das especificações máximas de projeto, mais provável será um impacto de desempenho.
Este problema afeta seu design apenas se você usar a interface flash durante o modo de usuário com Cyclone esquemas de configuração DE OU AS iii ou AP.
Este problema é corrigido a partir do software Quartus II versão 7.1 SP1.