ID do artigo: 000081248 Tipo de conteúdo: Solução de problemas Última revisão: 15/12/2015

Por que a eficiência do controlador de memória Cyclone® V e Arria® V é menor do que o esperado para designs de porta única?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O Multi-Port Front End (MPFE), usado com o controlador de memória dura para dispositivos Arria® V e Cyclone® V, contém um árbitro que permite o balanceamento de carga em várias portas. Além disso, o MPFE sempre concederá acesso a uma porta diferente depois que terminar de atender a uma porta.

Esse comportamento significa que, quando o MPFE recebe tráfego apenas em uma porta, seja porque nenhuma outra porta tem transações pendentes ou porque uma única variação de porta é gerada, o controlador implementará gravações em 5 ciclos de clock em vez de 4 ciclos de clock. As leituras não são afetadas.

Esse comportamento também pode ser visto em configurações MPFE de várias portas.

 

 

 

 

Resolução

Não há solução alternativa para esse comportamento.

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