ID do artigo: 000081272 Tipo de conteúdo: Solução de problemas Última revisão: 29/10/2014

Por que o sinal CPL_ERR não alterna os bits de status de erro apropriados nos registros de espaço de configuração?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Hard IP para PCI Express* Avalon-MM Arria® V Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema com o Hard IP Altera® para PCI Express® em dispositivos Arria® V e Cyclone® V, alternar o sinal cpl_err não registrará o erro nos registros de Status de Erro. Esse problema afeta todos os sinais cpl_err[*] , mas não afeta os sinais cpl_err_func .

    Resolução

    A lógica da camada do aplicativo deve executar uma gravação LMI no registro de erro apropriado e criar o TLP apropriado, para contornar o problema descrito. Consulte os valores de campo de conclusão da Tabela 2-29, na especificação PCI Express Base 3.0.

    Este problema não está programado para ser corrigido em uma futura versão do software Quartus® II.

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