Para versões de software antes do Quartus II 13.1, o fluxo para simular o lado de entrada de um pino bidirecional com terminação dinâmica de chip (OCT) é descrito na solução:
www.intel.com/content/www/br/pt/support/programmable/articles/000081259.html
Para FPGAs série V (Stratix® V, Arria® V e Cyclone® V) no software Quartus® II v13.1, se você estiver usando E/S bidirecional com OCT dinâmico, o arquivo IBIS gerado por software Quartus II inclui modelos de terminações de saída e de entrada. Isso é suportado para versões do modelo IBIS de 4.2 e posteriores.
OCT dinâmico é usado onde um sinal usa uma série de terminações no chip durante a operação de saída e uma terminação paralela no chip durante a operação de entrada. Normalmente, isso é usado no IP da interface de memória externa.
Os modelos de IBIS dinâmicos de OCT do software Quartus II v13.1 têm um nome que termina com "g50c_r50c". Por exemplo: sstl15i_ctnio_g50c_r50c.
Na ferramenta de simulação, o modelo IBIS é anexado a um buffer:
- Quando o buffer é atribuído como uma saída, a rescisão da série (r50c) é usada
- Quando o buffer é atribuído como uma entrada, a terminação paralela (g50c) é usada
Isso está planejado para ser documentado em uma versão futura do Manual quartus II.