Problema crítico
Descrição
Executando uma simulação com os resultados do testbench de HDL Verilog em um arquivo summary_output.txt vazio.
Este problema afeta todas as configurações de HDL da Verilog.
Você não pode usar o arquivo summary_output.txt para avaliar a funcionalidade do design. Mas você pode avaliar o funcionalidade olhando para a forma de onda de simulação.
Resolução
Execute a simulação com um design VHDL e use o kit de teste VHDL.
Este problema será corrigido em uma versão futura do Reed-Solomon Compilador.