ID do artigo: 000081391 Tipo de conteúdo: Solução de problemas Última revisão: 27/08/2013

O que é a faixa de tensão de entrada do receptor LVDS em Stratix dispositivos IV?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

A faixa de tensão de entrada do receptor LVDS para dispositivos Stratix IV é:

Quando o Dmax > 700 Mbps, o requisito de tensão de entrada LVDS é de 1,0 V <=VIN <=1,6 V.

Quando Dmax <= 700 Mbps, o requisito de tensão de entrada LVDS é zero V <=VIN <=1,85 V.

Produtos relacionados

Este artigo aplica-se a 3 produtos

FPGA Stratix® IV E
FPGA Stratix® IV GT
FPGA Stratix® IV GX

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.