ID do artigo: 000081395 Tipo de conteúdo: Solução de problemas Última revisão: 14/10/2015

Por que o meu Intel® Arria® PHY Ethernet de 10, 10G multi-rate - Lineside IP entre o MAC e o PHY no datapath TX?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Ao usar o Intel® Arria® PHY Ethernet de 10, 10G de várias taxas - núcleo LINESIDE IP, você pode ver violações de temporização para a transferência de dados do módulo alt_mge16_phy_xcvr_term para o transceptor PHY nativo no caminho de dados TX.

 

Resolução

Para resolver esse problema, restrinque demais o caminho de falha adicionando as seguintes restrições de sincronização no arquivo Synopsis Design Constraint (.sdc) de alto nível do usuário.

se { [string igual a "quartus_fit" $::TimeQuestInfo(nameofexecutable)] } { {
set_min_delay -de [get_registers *alt_mge16_phy_xcvr_term:*|*] -a [get_registers *twentynm_xcvr_native:*|twentynm_pcs_*] 0,3ns
}

Produtos relacionados

Este artigo aplica-se a 3 produtos

FPGA Intel® Arria® 10 GT
FPGA Intel® Arria® 10 GX
FPGA Intel® Arria® 10 SX SoC

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.