Com o compilador PCI 3.2.0 e Quartus® II 4.1, você pode ocasionalmente ver designs PCI falhando em atender aos requisitos de tempo de entrada ao segmentar dispositivos Stratix ou Stratix GX. Para uma operação PCI de 66 MHz, os sinais de entrada PCI precisam atender a um requisito de configuração de entrada (tsu) de 3 ns e um requisito de espera (th) de 0 ns. Para uma operação PCI de 33 MHz, os sinais de entrada PCI precisam atender ao requisito de tsu de 7 ns e o requisito do 0 ns. As falhas de configuração de entrada afetam designs que exigem apenas operação de 66 MHz. As falhas de espera podem afetar projetos que exigem operação de 66 MHz ou operação de 33 MHz. A falha acontece quando há um sinal de entrada PCI (como trdyn) controlando um registro de saída PCI (como AD) passando por dois níveis de lógica (duas LEs). Para obter a folga máxima em tsu Quartus II deve colocar ambas as LEs em um Bloco de matriz lógica (LAB) perto do registro de saída. Quartus II coloca a lógica no local certo 99% das vezes (esta análise está com o núcleo por si só). A falha de 1% é puramente aleatória. Normalmente, você verá 1 ou 2 caminhos falhando em atender ao requisito de tsu. A margem de falha para tsu geralmente está na faixa de 50 ps a 500 ps. Para as falhas, você pode ver vários caminhos falhando em atender aos requisitos.
Para atender ao tempo, execute as seguintes etapas:
- Use um arquivo Altera® de restrição fornecido
Certifique-se de que você está usando Altera arquivo de restrição fornecido corretamente. Para obter mais informações, consulte o Apêndice B do Guia do usuário do compilador PCI rev. 3.2.0.
- Mude a semente do Fitter Quartus II
A alteração da semente de ajuste normalmente resolverá a maioria das falhas de sincronização e é a solução recomendada para resolver falhas de sincronização de entrada. A alteração da semente afeta a configuração inicial de colocação e frequentemente causa diferentes resultados de ajuste. O Fitter Quartus II usa a semente como a configuração inicial de posicionamento ao tentar otimizar os requisitos de temporismo do projeto. Como cada valor de semente resultará em um ajuste um pouco diferente, você pode tentar várias sementes para tentar obter resultados de ajuste superiores. A semente para colocação inicial é controlada pela configuração de sementes na página Configurações do ajuste da caixa de diálogo Configurações (menu Atribuições). Por padrão, o Fitter Quartus II usa uma semente de 1. Você pode especificar qualquer outro valor inteiro não negativo como a semente. Para obter mais informações sobre como alterar a semente, consulte o manual quartus II ou a ajuda on-line quartus II.
A alteração da semente pode ou não produzir melhor ajuste; portanto, você pode precisar experimentar diferentes sementes para que você possa obter um melhor ajuste. Quando o design atender ao tempo, você pode bloquear a semente. No entanto, qualquer alteração no design após a trava da semente pode resultar em falhas novamente. Você também pode usar o Altera Design Space Explorer (DSE) para varrer parâmetros de fluxo complexos, incluindo a semente, no software Quartus II para otimizar o desempenho do projeto. Para obter mais informações sobre o DSE, consulte o manual quartus II ou a ajuda on-line quartus II. O resto do documento fornece algumas outras opções que o usuário pode tentar resolver as falhas de sincronização de entrada. Altera recomenda que essas opções só serão experimentadas quando a alteração da semente não resolver o problema.
- Especifique requisitos de tsu mais apertados
Para falhas de tsu, você pode especificar um requisito de tsu mais apertado na entrada PCI falhando. Por exemplo, se o caminho de tsu falha se origina do sinal PCI trdyn, então mude o requisito de tsu para este sinal para 2,9 ns em vez de 3,0 ns. O requisito de tsu pode ser alterado selecionando a Categoria de temporização na página do editor de atribuição (menu Atribuições) e modificando o requisito de tsu para o sinal trdyn.
- Aumente o atraso de entrada para atender aos requisitos de tempo
O Stratix IOE do dispositivo inclui atrasos programáveis que podem ser ativados para garantir zero de tempo de espera. Para obter mais informações sobre os atrasos programáveis, consulte o Stratix manual. Por padrão, Quartus II não inclui quaisquer atrasos de entrada. A opção lógica Quartus II para aumentar o atraso de entrada é chamada de "Diminuir o atraso de entrada para células internas" e seu valor deve ser definido como "grande". Esta atribuição pode ser feita usando o editor de atribuição e selecionando a categoria Opções lógicas. Esta atribuição lógica precisa ser especificada de um sinal de entrada PCI para um registro interno dentro do núcleo. Alternativamente, esta atribuição de opção lógica pode ser feita diretamente dentro do . Arquivo QSF. O exemplo a seguir mostra esta atribuição feita do sinal de entrada PCI irdyn para um registro interno dentro do núcleo pci_mt32 núcleo.
set_instance_assignment -name STRATIX_DECREASE_INPUT_DELAY_TO_INTERNAL_CELLS LARGE -from irdyn -to "pci_mt32:pci_mt32_inst\|pcimt32_t:trg\|LR_PXFR_r1"
- Use LogicLock™ para falhas de tsu
O uso do LogicLock é recomendado apenas para usuários experientes, pois o procedimento pode ser complicado. Conforme explicado anteriormente, a falha de tsu acontece quando há um sinal de entrada PCI (como trdyn) controlando um registro de saída PCI (como AD) passando por dois níveis de lógica (duas LEs). Para atender ao tempo, você pode criar uma região fixa do LogicLock e colocar as 2 LEs em um LAB próximo ao registro de saída. Para obter mais informações sobre o uso do LogicLock, consulte a documentação quartus II.
- Use LogicLock para falhas th
Para atender ao requisito 1, o usuário pode criar uma região do LogicLock para afastar o registro de entrada do pino de entrada.