ID do artigo: 000081588 Tipo de conteúdo: Solução de problemas Última revisão: 15/08/2012

Por que eu recebo violação de temporização associada ao domínio do clock de CK quando implemento várias interfaces RLDRAM II compartilhando um único PLL e DLL?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Ao implementar várias interfaces RLDRAM II compartilhando um único PLL e DLL em Stratix® III ou Stratix IV no software Quartus® II versão 11.1SP2, a análise CK/DK pode mostrar violações de sincronização falsas que devem ser cortadas. As violações de sincronização falsas ocorrem porque cada interface fornece um nome de clock SDC diferente para o buffer comum do clock. Cada novo nome do clock resulta em um conjunto de novos caminhos de sincronização, que não são cobertos por restrições de caminho falso existentes.

Produtos relacionados

Este artigo aplica-se a 4 produtos

FPGA Stratix® IV E
FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGAs Stratix® III

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.