Se tentar colocar um controlador baseado em DDR3 UniPHY no quadrante 1 ou 2, você receberá os seguintes erros.
Erro (175020): Restrição ilegal do contador de saída de PLL para a região (0, 31) para (0, 81): não há locais válidos na região
Erro (177013): não é possível rotear da saída do contador de saída PLL para o destino do driver de clock dual-regional porque o destino está na região errada
Os controladores baseados em UniPHY usam clocks regionais duplos para os sinais de pll_afi_clk, pll_addr_cmd_clk e pll_config_clk. Isso permite que uma interface abrange todo o lado de um dispositivo.
Determinados quadrantes do SoC Cyclone® V e dos dispositivos SoC Arria® V não possuem clocks regionais duplos.
É possível colocar um controlador baseado em DDR3 UniPHY no quadrante 1 ou 2. Você deve garantir que, no arquivo QSF, o controlador DDR3 use atribuições de clock regionais, em vez de atribuições de clock de duas regionais.