Problema crítico
Este problema afeta DDR2 e DDR3, QDR II e RLDRAM II Produtos.
Os designs UniPHY com destino Stratix dispositivos V ES podem falhar sincronização no analisador de tempoquest.
Há duas classes de possíveis falhas que podem ocorrer. Se você observar um dos seguintes problemas, você pode ignorar o violação e tentativa de executar o projeto em hardware:
Classe de falha 1: transferências de um domínio de clock regional duplo para um domínio de clock global pode ocorrer em variantes UniPHY usando o Nios II sequenciador baseado. Violação de espera ou remoção de aproximadamente 100ps ou menos podem ser observados nas seguintes transferências:
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_config_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_pll_config_clock"
Classe de falha 2: uma violação pode estar associada ao núcleo à periferia ou transferências de periferia para núcleo. Os seguintes parágrafos ilustram exemplos para diferentes protocolos.
DDR2 de taxa completa
Uma violação de espera de aproximadamente 100ps ou menos pode ser observada nas seguintes transferências:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_dq_write_clk"
Taxa trimestral DDR3
Uma violação de espera de aproximadamente 100ps ou menos pode ser observada nas seguintes transferências:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_p2c_read_clock”
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_c2p_write_clock"
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_p2c_read_clock"
- from clock "if0|_if0_p0_c2p_write_clock"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_pll_afi_clk"
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_write_clk"
QDR II de taxa completa
Uma violação de espera de aproximadamente 100ps ou menos pode ser observada nas seguintes transferências:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_d_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_k_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"
RLDRAM II de taxa completa
Uma violação de espera de aproximadamente 200ps ou menos pode ser observada nas seguintes transferências:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_dq_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"