ID do artigo: 000081751 Tipo de conteúdo: Mensagens de erro Última revisão: 07/05/2013

Erro (175020): restrição ilegal do contador de saída de PLL para a região (X, Y) para (X, Y): sem locais válidos na região Erro (177013): não é possível rotear da saída do contador de saída PLL para o destino de driver de clock dual-regional

Ambiente

  • Software Intel® Quartus® II
  • Controlador SDRAM DDR3 com UniPHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode receber o erro de ajuste abaixo ao compilar um controlador de memória baseado em UniPHY no SoC Cyclone® V e no dispositivo SoC Arria® V. O erro ocorre porque o dispositivo FPGA não possui clocks regionais duplos em determinadas partes do chips.

    Erro (175020): restrição ilegal do contador de saída de PLL para a região (X, Y) para (X, Y): sem locais válidos na regiãoError (177013): não é possível rotear a partir da saída do contador de saída PLL para o destino do driver de clock dual-regional porque o destino está na região errada

    Resolução

    A solução alternativa é alterar pll_avl_clk, pll_config_clk e pll_addr_cmd_clk de clock dual-regional para o clock regional no. Arquivo QSF conforme abaixo:

    De:
    set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -to if0|pll0|pll_addr_cmd_clk
    set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -to if0|pll0|pll_avl_clk
    set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -to if0|pll0|pll_config_clk

    Para:
    set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to if0|pll0|pll_addr_cmd_clk
    set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to if0|pll0|pll_avl_clk
    set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to if0|pll0|pll_config_clk

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    Este artigo aplica-se a 6 produtos

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