Sim, você pode modificar a direção do DCLK em sua série Cyclone®, série Stratix® (começando com dispositivos Stratix II) e arquivo BSDL de dispositivos Arria® série GX, para que você possa controlá-lo durante a varredura de limites.
A direção do DCLK depende do modo de configuração do FPGA,. O modo de configuração é definido pelos pinos MSEL FPGA do FPGA que são amostrados quando o nCONFIG fica alto, seja na inicialização ou durante a reconfiguração.
No modo PS/FPP, DCLK é uma entrada. No modo AS, DCLK é uma saída. Por padrão, em nossos arquivos BSDL, DCLK é definido como uma entrada.
Ao ser executado no modo AS, você pode modificar o arquivo BSDL de modo que o DCLK seja bidirecional para que ele possa ser controlado durante a varredura de limites, se necessário.
Para fazer isso, altere o modo do DCLK de bit para bit inout:
DCLK: bit de inout;
e, em seguida, edite a linha DCLK, conforme mostrado no exemplo abaixo (o grupo BSC e o número do pino diferem dependendo do dispositivo que você está usando):
Mudança de
--BSC group 177 para pino de entrada específico da família H4
"531 (BC_4, DCLK, entrada, X)" &
"532 (BC_4, *, interna, X)" &
"533 (BC_4, *, interna, X)" &
Para
--BSC group 177 para pin bidir específico da família H4
"531 (BC_1, DCLK, entrada, X)" &
"532 (BC_1, *, controle, 1)" &
"533 (BC_1, DCLK, saída3, X, 532, 1, Z)" &