Como posso mesclar PLLs de dois controladores para permitir que os controladores executem no mesmo clock do sistema e se sentam no mesmo barramento Avalon sem qualquer lógica de ponte adicional para o dispositivo Stratix II?

clock_sharing_ example_top.v

Instaurem core2_ddr2_hp. Crie uma phy_clk_in e conecte-se ao phy_clk do primeiro controlador.

.v

1. Adicione a entrada phy_clk_in na seção de E/S do módulo na seção declaração do módulo

2. Crie uma nova entrada phy_clk_in na instância _controller_phy e conecte-se a phy_clk_in.

_controller_phy.v

1. Adicione a entrada phy_clk_in na seção de E/S do módulo na seção declaração do módulo

2. Edite a entrada clk na instância _auk_ddr_hp_controller_wrapper de phy_clk para phy_clk_in

3. Edite na nova phy_clk_in entrada na instância _phy e conecte-se a phy_clk_in.

_phy.v

1. Adicione a entrada phy_clk_in na seção de E/S do módulo na seção declaração do módulo

2. Crie uma nova phy_clk_in na instância _phy_alt_mem_phy e conecte-se a ela.

_phy_alt_mem_phy.v

1. Adicione a entrada phy_clk_in na seção de E/S do módulo de nível superior na seção declaração do módulo

2. Edite em uma nova entrada phy_clk_in na instância _phy_alt_mem_phy_clk_reset (instância a ser encontrada em torno da linha 924). 

3. Edite a declaração do módulo _phy_alt_mem_phy_clk_reset (declaração a ser encontrada em torno da linha 1472) para adicionar a entrada phy_clk_in ao módulo de E/S.

4. Dentro da declaração do módulo _phy_alt_mem_phy_clk_reset , localize a instância de _phy_alt_mem_phy_pll de taxa total ou de meia taxa, de acordo com sua configuração (instâncias a serem encontradas por volta da linha 2278)

Para meia-taxa, exclua a conexão phy_clk_1x à porta "c0" e adicione uma instrução de atribuição, logo abaixo da atribuição half_rate_clk, que diz "atribuir phy_clk_1x = phy_clk_in".

Para editar a taxa completa da instrução de phy_clk_1x , substitua a mem_clk_2x por phy_clk_in.