ID do artigo: 000081916 Tipo de conteúdo: Solução de problemas Última revisão: 30/06/2014

Erros de "taxa de dados base PLL" em megafunções nativas do transceptor V Arria PHY IP Core PLL

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Na versão de software 12.1 Quartus® II do transceptor Arria® V PHY IP Core nativo, o arquivo de design gerado pela megafunção é exibido uma taxa padrão de dados de loop bloqueado por fase (PLL) de 1250 Mbps, independentemente da configuração do usuário "taxa de dados base PLL" na GUI.

    Resolução

    Este problema está corrigido na versão do software 13.0 Quartus II.

    Para resolver este problema na versão do software 12.1 Quartus II, mude o valor "Frequência do clock de referência" na GUI a partir da padrão "125,0 MHz" para qualquer outro valor pelo menos uma vez antes de gerar a megafunção do núcleo IP.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Arria® V e FPGAs SoC

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