Por que vejo problemas de sincronização relatados ao usar derive_pll_clocks controladores de memória baseados no UniPHY?

Devido a um problema no software Quartus® II versão 13.0 SP1 com patch 1.dp5, você observará certas mensagens de aviso durante o estágio de ajuste da compilação, bem como relatará problemas de DDR no analisador de tempo do TimeQuest quando os seguintes critérios são atendidos: 

• derive_pll_clocks é chamado em um arquivo Synopsys Design Constraint (.sdc) após os arquivos .sdc gerados com a megafunção baseada no UniPHY
• Contoller de memória DDR2 ou DDR3 baseado em UniPHY usado com as seguintes faixas de frequência:

O aviso a seguir pode aparecer durante a análise de tempo estático usando o analisador de temporização timeQuest:

Warning (332088): No paths exist between clock target "<variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "<variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.

Para resolver este problema, baixe e instale o patch abaixo. O patch 1.dp5 do software Quartus II versão 13.0 SP1 deve ser instalado para que o patch abaixo funcione corretamente.

• Baixe o patch 13.0 SP1 versão 1.dp5l para Windows (.exe)
• Baixe o patch 13.0 SP1 versão 1.dp5l para Linux (.run)
• Baixe o Readme para o software Quartus II versão 13.0 sp1 patch 1.dp5l (.txt)

O IP EMIF deve ser regenerado e o projeto re compilado após a instalação com êxito do patch acima.

Este problema será corrigido em uma versão futura do software Quartus II.